Цифровой журнал «Компьютерра» № 71 (Журнал «Компьютерра») - страница 10
Блок выборки, общий для пары ядер, отвечает за отбор и передачу на декодирование следующей инструкции из кэш-памяти или оперативной памяти. Кэш инструкций первого уровня, как неотъемлемая часть блока выборки, также общий для всего модуля, при этом у каждого «ядра» есть выделенный кэш данных L1. В чипа предусмотрена также общая кэш-память второго уровня для двух «ядер» и кэш третьего уровня, общий для всех «ядер» и двухъядерных модулей.
Блок декодирования преобразует инструкции x86 в понятные процессору микроинструкции RISC. В каждом двухъядерном модуле четыре таких блока. Расшифрованные инструкции поступают в планировщики, работающие с инструкциями для целочисленных вычислений или расчётов с плавающей запятой. Для обеспечения равномерной загрузки исполнительных блоков в ней используются планировщики, сортирующие инструкции в произвольном порядке и отправляющие их на блоки, которые могут их исполнить.
В каждом двухъядерном модуле два «ядра», то есть два независимых блока целочисленных расчётов и один блок вычислений с плавающей запятой. В каждом «ядре» четыре исполнительных подблока: EX, MUL (выполняет любые целочисленные вычисления, за исключением деления), EX, DIV (выполняет любые целочисленные вычисления, за исключением умножения) и два AGen (блоки генерации адресов данных, используемых загружаемыми инструкциями). В каждом «ядре» также имеется блок загрузки и хранения (Ld/ST), отвечающий за выгрузку или загрузку в память данных, затребованных инструкцией. Выполненные целочисленные инструкции пересылаются в блок вывода, в котором они снова выстраиваются в правильном порядке.
В блоке вычислений с плавающей запятой четыре подблока: два MMX (выполняет все основные вычисления с плавающей запятой x87, включая инструкции MMX/SSE) и два 128-битных блока FMAC (выполняет любые вычисления с плавающей запятой).
Как и в топовых K10, в Bulldozer реализованы технология автоматического разгона Turbo Core, а также система управления энергопотреблением, существенно модернизированные в связи с принципиальными изменениями в самом процессоре.
Первые четыре модели носят кодовое название Zambezi; чипы на основе 32-нм технологии предназначены для высокопроизводительных настольных компьютеров и рабочих станций. Восьмиядерные чипы войдут в серию с индексом FX-81хх, шестиядерные — FX-61xx, а четырёхъядерные — FX-41xx. Контроллеры трёхканальной оперативной памяти Zambezi будут поддерживать память типа DDR3 вплоть до 1866 МГц.
Одновременно с новыми чипами появится и процессорный разъём Socket AM3+, который официально не совместим с разъёмом предыдущего поколения, хотя некоторые производители системных плат утверждают, что обновление BIOS позволит устанавливать новые чипы на некоторые их «материнки» с Socket AM3. Визуально новый сокет отличается чёрным цветом пластика, отверстиями под выводы чуть большего диаметра и, разумеется, маркировкой.